title: A7项目(2)—设计导入date: 2026-02-15 17:20:26updated: 2026-02-15 17:20:26tags: - A7项目categories: - A7项目toc: true # 是否显示目录
1、设计导入很多公司都有专门做逻辑综合的工程师。综合工程师需要把综合后的Netlist和Constraint（sdc...
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A7项目(1)---项目框架与工具使用详解
1、项目开展需要准备的文件夹
input (源数据/弹药库)专业解析：这里必须存放整个后端流程的“三大基石”：门级网表 (Gate-Level Netlist)、时序约束 (SDC - Synopsys Design Constraints)，以及代工厂提供的 物理和时序工艺库 (PDK / Standard Cell Libraries)。通俗解释：门级网表 (Ga...
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RISC-V项目(2)---RISC-V指令解析
1、NOP指令
2、JAL指令(无条件跳转)核心点：将当前PC指针加4存入reg[rd]，跳转到PC+imm继续执行
execute阶段：
12345678`INST_JAL:begin wr_reg_en = 1'b1 ; wr_reg_addr = rd ; wr_reg_data = i...
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集创赛(4)---Altisyn综合
1、配置综合环境
source 配置脚本.sh 就可以配置综合时的环境了
打开综合SYN的文件夹，所有工作和脚本都在其中进行操作。
2、所需要的文件
3、设置搜索路径
4、打开as_shell综合工具
as_shell综合工具长成下面这样：
5、约束文件
6、设置编译库
编译库文件 (compile_lib)含义：EDA 工具（如 Design Compiler）不能直接看懂文本...
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RISC-V项目(2)---增加B型指令和UART
1、增加B型指令的译码器123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979...
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集创赛(1)---数字前仿技术理论
### 1、verilog跟System verilog区别
2、RTL跟门级建模
for 循环在 Verilog 中绝对属于“行为级建模” (Behavioral Modeling)。
从最顶层的行为级（写算法/验证脚本，只关注输入输出结果），到中间核心的RTL级（寄存器传输级，即你正在写的 assign 和 always，描述数据如何在寄存器间流动），再到最底层的门级...
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RISC-V项目(1)---搭建一个初步完整的CPU
这个文章我们从0开始实现一个CPU,完整地实现取指、译码、执行、回写四大操作过程。
1、PC计数器
核心逻辑 (Logic Flow)：①复位 (Reset)：rst_n 拉低时，PC 归零。②跳转 (Jump)：当 jump_en 为 1，PC 强制更新为目标地址 jump_addr（用于分支或函数调用）。③顺序执行 (Fetch)：默认情况下，PC 每周期 +4（对应 32 位指令字长...
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