在数字后端中，row是表征Floorplan横向排列的一个重要网格，可以将它解释为“排”，它对std cell的摆放起着限制约束作用。 Row是placement的基础，因为需要摆放std cell的地方，就必须要首先创建row。下面我们来介绍下Row的各个内容和属性。 Row是由site组成的。site定义的是最小的布局单位。如下图所示 Row也有自己的方向，如上图箭头所示，...

1、STA是啥 2、静态时序分析跟动态分析区别 ECO是啥： DRC与LVS是啥： ...

典型的数字电路没计拥有大量的单元数目， 一个标准的单元库通常含有数百个单元。从电路功能上看， 在ASIC和SoC 设计中常用到的标准单元电路可以分为组合逻辑电路和时序逻辑电路。 “拥有大量的单元数目”：这是指你最终设计出来的这颗 ASIC 或 SoC 芯片（物理实体）。一个现代的数字芯片里，往往塞了几千万甚至上百亿个像微小积木一样的单元。 含有数百个单元”：这是指代工厂（比如台积电）发给你...

在进行时钟树综合之前，我们需要将我们前面设置的内容生成一个约束文件，ccopt才会基于这个约束文件进行时钟树综合，命令如下： 12create_ccopt_clock_tree_spec -file clock.specsource clock.spec 时钟树综合的命令如下： 1ccopt_design -cts 图纸已经正式下发了！接下来，你只需要敲下那句让整个时钟网络真正“生长”...

由于cts的最后一步需要进行时钟树的绕线，所以我们这里需要先定义detail route的绕线约束。由于MI的绕线资源已经被std cell内部用得差不多了，我们在detail route的时候就不再用M1层，而是用M2到M9层，命令如下 1 ...

在innovus里面，clock path除了最后一级buffer跟reg的clock pin相连的那段net称为leaf net之外，其他的clock net都称为trunk net。 而我们为了减小trunk net上的net delay，我们会将net的线宽加大，并且尽量使用高层金属走线来减小net delay，而为了避免trunk net上出现串扰问题，我们会将net的间距加大，所以...

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完成上述的设置之后，我们就需要进行布局，innovus工具运行place的命令是： place_opt_design 运行结束后，我们可以看到下面的结果，std cell都被摆到core里面来了，而密密麻麻的线实际上都是global route的结果，并不是真实的结果。 跑完之后我们也可以从log中看到时序优化的结果，从这里可以看出，除了in2reg、reg2out之后，其他的group ...

最后，我们需要设置工艺的节点，这样工具就可以根据我们设置的节点进行一些工具认为需要加入的特殊优化，得到更好的PPA，具体的命令如下： setDesignMode -process 28 ...

在place中，我们需要用到global route引擎进行全局布线来预估congestion，这个设计中我们规定最高的金属层只能用到M9，M10需要留给top去绕线，因为我们做的是block level，我们跟top的power mesh连接需要通过block的M9 power stripe跟top的M10 power stripe进行连接，保证供电，所以block是不能用到M10的。此外由...